my_FIFO_Asyn.cr.mti

上传用户:jchk_cpa
上传日期:2008-07-10
资源大小:149k
文件大小:1k
源码类别:VHDL/FPGA/Verilog
开发平台:VHDL
  1. D:/MyWork/My_FIFO_Asy/FIFO_Asyn/write_synchronizer.v {1 {vlog -work work D:/MyWork/My_FIFO_Asy/FIFO_Asyn/write_synchronizer.v
  2. Model Technology ModelSim SE vlog 6.1b Compiler 2005.09 Sep  8 2005
  3. -- Compiling module write_synchronizer
  4. Top level modules:
  5. write_synchronizer
  6. } {} {}} D:/MyWork/My_FIFO_Asy/FIFO_Asyn/t_FIFO_Clock_Domain_Synch.v {1 {vlog -work work D:/MyWork/My_FIFO_Asy/FIFO_Asyn/t_FIFO_Clock_Domain_Synch.v
  7. Model Technology ModelSim SE vlog 6.1b Compiler 2005.09 Sep  8 2005
  8. -- Compiling module t_FIFO_Clock_Domain_Synch
  9. Top level modules:
  10. t_FIFO_Clock_Domain_Synch
  11. } {} {}} D:/MyWork/My_FIFO_Asy/FIFO_Asyn/FIFO_Buffer.v {1 {vlog -work work D:/MyWork/My_FIFO_Asy/FIFO_Asyn/FIFO_Buffer.v
  12. Model Technology ModelSim SE vlog 6.1b Compiler 2005.09 Sep  8 2005
  13. -- Compiling module FIFO_Buffer
  14. Top level modules:
  15. FIFO_Buffer
  16. } {} {}} D:/MyWork/My_FIFO_Asy/FIFO_Asyn/Ser_Par_Conv_32.v {1 {vlog -work work D:/MyWork/My_FIFO_Asy/FIFO_Asyn/Ser_Par_Conv_32.v
  17. Model Technology ModelSim SE vlog 6.1b Compiler 2005.09 Sep  8 2005
  18. -- Compiling module Ser_Par_Conv_32
  19. Top level modules:
  20. Ser_Par_Conv_32
  21. } {} {}}