VHDL/FPGA/Verilog

开发平台：

Windows_Unix

string.v：源码内容

							module string_test;
reg[8*14:1] stringvar;
initial
  begin
    stringvar="Hello world";
    $display("%s is stored as %h",stringvar,stringvar);
    stringvar={stringvar,"!!!"};
    $display("%s is stored as %h",stringvar,stringvar);
  end
endmodule

						