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clk_counter_test.v
资源名称：verilogsourcefiles.rar　[点击查看]
上传用户：xyledys
上传日期：2009-08-08
资源大小：20k
文件大小：0k
源码类别：

VHDL/FPGA/Verilog

开发平台：

Windows_Unix

clk_counter_test.v：源码内容
  1. module clk_counter_test;
  2. wire[3:0] count_out;
  3. reg clk;
  4. clk_counter M1(count_out,clk);
  5. initial
  6.   begin
  7.     clk=0;
  8.     #10 clk=1;
  9.     #10 clk=0;
  10.     #10 clk=1;
  11.     #10 clk=0;
  12.     #10 clk=1;
  13.     #10 clk=0;
  14.     #10 clk=1;
  15.     #10 clk=0;
  16.     #10 clk=1;
  17.   end
  18. endmodule