VHDL/FPGA/Verilog

开发平台：

Windows_Unix

left_shifter_4.v：源码内容

							module left_shifter_4(result,a,ctrl);
output[7:0] result;
input[7:0] a;
input ctrl;
reg[7:0] result;
always@(a or ctrl)
  begin:shifter
    integer i;
    result=a;
    if(ctrl==1)
      begin
        for(i=4;i<8;i=i+1)
        result[i]=result[i-4];
        result[3:0]=4'b0000;
      end
  end
endmodule

						