VHDL/FPGA/Verilog

开发平台：

Windows_Unix

adder_test.v：源码内容

							module adder_test;
reg a,b,c_in;
wire sum,c_out;
my_sum M1(sum,a,b,c_in);
my_carry M2(c_out,a,b,c_in);
initial
  begin
    a=0;b=0;c_in=0;
    #10 a=0;b=0;c_in=1;
    #10 a=0;b=1;c_in=0;
    #10 a=0;b=1;c_in=1;
    #10 a=1;b=0;c_in=0;
    #10 a=1;b=0;c_in=1;
    #10 a=1;b=1;c_in=0;
    #10 a=1;b=1;c_in=1;
    #10 a=1;b=0;c_in=0;
    #10 a=0;b=1;c_in=0;
    #10 a=0;b=0;c_in=1;
  end
endmodule   

						