VHDL/FPGA/Verilog

开发平台：

Windows_Unix

arith_test.v：源码内容

							module arith_test;
reg[3:0] a,b;
initial
  begin
    a=4'b1100;
    b=4'b0011;
    $displayb(a*b);
    $display(a/b);
    $display(a+b);
    $display(a-b);
    $display((a+1'b1)%b);
  end
endmodule

						