FIFO_Asyn.rar
上传用户:jchk_cpa
上传日期:2008-07-10
文件大小:149k
下载次数:46
源码类别:

VHDL/FPGA/Verilog

开发平台:

VHDL

资源说明:异步FIFO 设计源代码,内涵完整的verilog源代码和测试代码。
    
  • modelsim.rar用verilog编写的基于流水线结构的16阶滤波器的实现
  • bram_block_0_wrapper.rar赛灵思FPGA开发板上BRAM模块VHDL源代码,可作为硬件设计参考资料! ...
  • debug_module_wrapper.rar赛灵思FPGA开发板上调试模块的VHDL源代码,可作为硬件设计参考资料! ...
  • clock_generator_0_wrapper.rar赛灵思FPGA开发板上时钟源的VHDL源代码,可作为硬件设计参考资料! ...
  • dip_switch_wrapper.rar赛灵思开发板dip开关的VHDL源代码,对于硬件开发参考的材料! ...
  • pushbutton_wrapper.rar赛灵思FPAG开发板上的按钮VHDL源代码,对于硬件设计可以借鉴的好材料! ...
  • pid_vhdl_code.rarPID controller.....................................................
  • pwm_gen.rarPWM _Generator VHDL code
  • veri_adder.rarverilog VHDL codes for adders
  • I2C.rarVerilog 实现 IIC 源码,包括各个时序信号的详细描述!!!!!