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VHDL 源码下载
- [VHDL/FPGA/Verilog] my_xnor.zip同或门，Verilog实现，配有实验说明文档。
上传日期：2021-04-21 文件大小：871k 下载次数：79
- [VHDL/FPGA/Verilog] my_reg.zipD触发器，Verilog实现，配有实验说明文档。
上传日期：2021-04-21 文件大小：847k 下载次数：37
- [VHDL/FPGA/Verilog] rs_dec_enc_latest.tar.gzReed-Solomon (255,251). in VHDL.
上传日期：2021-04-21 文件大小：90k 下载次数：50
- [VHDL/FPGA/Verilog] reed_solomon_decoder_latest.tar.gzreed solomon (204,188). in verilog.
上传日期：2021-04-21 文件大小：175k 下载次数：23
- [VHDL/FPGA/Verilog] dafeldib2004.rarIn this document - decoder Viterbi on VHDL with low power architecture.
上传日期：2021-04-21 文件大小：1626k 下载次数：0
- [VHDL/FPGA/Verilog] sin_generator.rarSin Generator. 16 points on period.
上传日期：2021-04-21 文件大小：1k 下载次数：2
- [VHDL/FPGA/Verilog] clock.rar数字钟VHDL源程序，有仿真图，源代码等等
上传日期：2021-04-21 文件大小：1309k 下载次数：13
- [VHDL/FPGA/Verilog] adder.rar基本组合电路
含异步清零和同步时钟的加法计数器
上传日期：2021-04-21 文件大小：29k 下载次数：6
- [VHDL/FPGA/Verilog] traffic_light.rar交通灯的实现，南北和东西行车，有通车剩余时间。有仿真图 ...
上传日期：2021-04-21 文件大小：188k 下载次数：4
- [VHDL/FPGA/Verilog] VHDL.rarVHDL语言程序设计及应用的源代码。包括2-12章的内容。内有一个应用实例：数字密码引爆 ...
上传日期：2021-04-20 文件大小：62k 下载次数：4
- [VHDL/FPGA/Verilog] d-flip.zip同步复位的D 触发器，该触发器有一个数据输入端D，时钟输入端CLK，清 零输入端 ...
上传日期：2021-04-20 文件大小：6k 下载次数：4
- [VHDL/FPGA/Verilog] Kaifang.rar利用ISE编写的实现开方功能的verilog程序，利用了CORDICIP核，可以完成开方功能 ...
上传日期：2021-04-19 文件大小：412k 下载次数：75
- [VHDL/FPGA/Verilog] Average.rar利用ISE软件编写的求平均数的verilog程序，可以用来求平均数，用来对信号幅度的平均值 ...
上传日期：2021-04-19 文件大小：189k 下载次数：111
- [VHDL/FPGA/Verilog] Walsh.rar利用ISE编写的产生WALSH码的verilog程序，简单易懂，稍稍修改就可以产生出自己想的8 1 ...
上传日期：2021-04-19 文件大小：173k 下载次数：37
- [VHDL/FPGA/Verilog] MyDDS.rar利用查找表法编写的DDS的verilog程序，节省了利用IP核实现需要的资源，软件为ISE， ...
上传日期：2021-04-19 文件大小：2824k 下载次数：75
