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分类
源码开发语言/平台
七段数码管时钟显示的硬件实现verilog
文件大小:
8825k
源码售价:
10 个金币
积分规则
积分充值
充值1元得10金币
资源说明:
七段数码管时钟显示的verilog源代码,已做过FPGA验证。
部分文件列表(点击文件名可查看文件内容)
本源码包内暂不包含可直接显示的源代码文件,请下载源码包。