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资源说明：PLL可以用来提供芯片时钟，是由PLLSTAT(PLL状态寄存器)来控制的，由第9位来控制，用来读出PLL的连接位。当第8位PLLE和第9位PLLC都为1时，PLL作为时钟源连接到处理器。当PLLC或PLLE为0时，PLL被旁路，处理器直接使用振荡器时钟。
锁相环（Phase-Locked Loop，PLL）是电子技术中的一种重要电路，广泛应用于时钟发生、频率合成、信号同步等多个领域。在单片机和嵌入式系统中，PLL通常用于提供高精度和可调整的时钟源，以满足不同模块对时钟速度的需求。在本文中，我们将深入探讨PLL的工作原理、主要参数以及如何在实际应用中配置和使用PLL。
PLL的基本结构包括鉴相器（Phase Discriminator）、压控振荡器（VCO）和分频器（Frequency Divider）。鉴相器比较输入参考信号与VCO输出信号的相位差，根据相位差生成控制电压，该电压会调节VCO的频率。分频器则用于将VCO的高频信号转换为所需的时钟频率。通过这种方式，PLL能够锁定到输入参考信号的频率，实现频率跟踪和倍频功能。
在我们的例子中，PLL的状态由PLLSTAT寄存器控制，尤其是第9位，它用于读取PLL的连接状态。当PLLE（PLL Enable）的第8位和PLLC（PLL Connect）的第9位都置1时，PLL将作为时钟源连接到处理器。如果PLLC或PLLE中的任意一位为0，PLL将被旁路，处理器将直接使用晶体振荡器提供的时钟。
PLL的频率计算涉及几个关键参数：晶振频率（Fosc）、PLL电流控制振荡器频率（Fcco）以及PLL输出频率（Fcclk）。通过设置PLLCFG寄存器中的MSEL（M倍频器值）和PSEL（P分频器值），可以调整PLL的输出频率。PLL输出频率的计算公式为：Fcclk = M × Fosc 或 Fcclk = Fcco / (2 × P)，而CCO频率Fcco则由以下公式给出：Fcco = Fcclk × 2 × P 或 Fcco = Fosc × M × 2 × P。
在实际应用中，我们可以采用查询方式或中断方式来配置和启用PLL。查询方式下，首先使能PLL但不连接，然后设定M和P的值，发送馈送序列，等待PLL锁定，最后将PLLCON寄存器设为3以启用并连接PLL。而在中断方式中，主程序先进行基本配置，然后在中断服务程序中启用并连接PLL，同时发送馈送序列，完成配置后禁用PLL中断。
了解这些基本概念和操作方法后，开发者可以根据具体应用需求选择合适的PLL配置，以优化系统的时钟性能和功耗。例如，在需要高速时钟的场景，可以增加M的值来提高PLL输出频率；而在功耗敏感的应用中，可能需要选择合适的P值以降低工作频率。正确理解和使用PLL对于确保单片机和嵌入式系统的稳定运行至关重要。
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