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PLL.rar
在同步控制上，应用了“优先与抢占”的方式产生同步信号，纯硬件实现，简单可靠；使用了成熟的数字锁相环来跟踪同步信号。
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test_sdram.zip
对SDRAM进行读写，工程内部分为PLL以及复位处理模块、写SDRAM逻辑模块、读SDRAM逻辑模块、SDRAM读写封装模块、读写缓存FIFO模块、串口发生模块等。工程基于altera的Quartus II 10.1进行设计，使用更高版本的软件均可。
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xs128-API.rar
此代码是freescale公司的XS128系列单片机的底层驱动文件，包括timer ,ad ,pll,uart
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FPGA-global-clk-design-.rar
FPGA的全局时钟应该是从晶振分出来的，最原始的频率。其他需要的各种频率都是在这个基础上利用PLL或者其他分频手段得到的；因为全局时钟需要驱动很多模块，所以全局时钟引脚需要有很大的驱动能力，FPGA一般都有一些专门的引脚用于作为全局时钟用，他们的驱动能力比较强
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PLL.rar
三项锁相环：利用park变换和clark变换，将三相电网电压，变换为两相旋转坐标系下的电压。同时跟踪A相电压的相位角
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