PLL 源码搜索结果, 第40页, Verysource

clk_div3.rar 在fpga中对于pll无法完成的分频，可采用计数方式，本例用状态机实现对时钟的奇数分频。
8w64fb.rar 8位64个采样点的方波发生信号器。基于PFGA的采用PLL模块实现功能
Cyclone_II_FPGA_Minimum_System.rar Cyclone II FPGA最小系统电路连接方式。包含JETAG配置和PLL配置
TMS320C6722.rar TI提供的浮点处理器TMS320C6722的外设例程，包括dmax、emif、i2c、mcasp、pll、rti、spi等，使用了CSL库函数。
PLL.rar phase locked loop studying material
140401S3C2450_16_51_Power_Design_Guide_Rev03.rar This document describes S3C2450/16/51 power design guide for circuit designer. It shows as follows, - recommend DC operating conditions - recommend system power design - power on/off sequence - PLL design guide - power consumption data
fft_analy.rar 一个对ADC和PLL输出结果作FFT频谱分析的matlab程序
lm3s1138_adc.rar ... ADC模拟量需从外部输入（ADC0），最大不能超过3.0V，因为ADC内置的参考电压为3.0V。在进行ADC配置之前，必须首先进行PLL锁相环配置（详见EasyARM1138例程\02 SysCtl(系统控制)\3 锁相环PLL设置）。错误配置PLL将使系统进入异常。 ADC采样得到的数字量将利用超级终端从串口读出。本开发板采用USB虚拟串口UART2,一般很多串口调试 ...
plldemo.zip This is an example of PLL demo
PLL_50MHz_to_12MHz.rar Verilog HDL语言编写EP2C8Q208芯片PLL分频的简单程序，50MHz分频为12MHz

关键字：PLL