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工业电子中的可再配置PLL的最佳配置
引言
在开始查找PLL的最佳配置之前，需要考虑的是如何才能为PLL找到配置。具体而言，我们应找到PLL针对给定参考振荡器和所需输出频率所使用的所有可行配置。只有在确保获得能够满足需要的全部可行配置列表之后，我们才能确定哪一种树最好的。实际上，明确最佳PLL配置的大部分工作都涉及如何找到满足我们需求的全部可行配置列表。有鉴于此， ... 讨论所有可行的配置，然后再找出最佳的选择方案。
整数除PLL频率合成概述
从最基本的角度而言，任何频率合成器都旨在根据给定 ...
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基础电子中的PLL电路设计原理及制作
... 稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。
如果采用PLL(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。
一 PLL电路的基本构成
PLL电路的概要
图1所示的为PLL电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。
此一电路的中心为相位此 ...
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RFID技术中的异步FIFO和PLL在高速雷达数据采集系统中的应用
... 数据量及处理速度要求大增。为避免数据处理不及时，发生数据丢失，影响系统可靠性，要进一步提高系统实时性，必须研究开发高速嵌入式雷达信号采集系统。这里结合高速嵌入式数据采集系统，提出一种基于CvcloneⅢFPGA实现的异步FIFO和锁相环(PLL)结构来实现高速缓存，该结构可成倍提高数据流通速率，增加数据采集系统的实时性。采用FPGA设计高速缓存，能针对外部硬件系统的改变，通过修改片内程序以应用于不同的硬件环境。由于FPGA可重配置，可通过对其编
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电子测量中的用于零延迟缓冲器的PLL设计
摘要：本文设计了一款用于零延迟时钟缓冲器的PLL,采用一种结构简单并且实现低失配的电荷泵,详细阐述了对噪声有很强抑制作用的一种差分结构的压控振荡器,采用CSMC 0.5μm N阱CMOS工艺,在3.3V电源电压下,该PLL的工作频率范围为10MHz-140MHz,周对周抖动为45ps@50MHz,功耗为4.8mW,芯片面积为1.2μm×1.7μm。
1 引言
随着半导体技术的不断发展，很容易实现复杂的数字和混合信号 ...
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电子测量中的基于DDS驱动PLL结构的宽带频率合成器设计
摘 要：结合数字式频率合成器(DDs)和集成锁相环(PLL)各自的优点，研制并设计了以DDS芯片AD9954和集成锁相芯片ADF4113构成的高分辨率、低杂散、宽频段频率合成器，并对该频率合成器进行了分析和仿真，从仿真和测试结果 ... 进为5 Hz，相位噪声为-91 dBc／。
DDS的参考信号由晶振产生，其频率为fref。DDS输出的信号频率为fDDS，频率值由频率控制字(FTW)控制。锁相环(PLL)的参考信号由DDS的输出信号驱动。VCO的输出频率由PLL芯片的电荷泵(CP)输出，并通过低通滤
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