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电源技术中的基于DDS+PLL技术的高频时钟发生器
摘 要：针对直接数字频率合成（DDS）和集成锁相环（PLL）技术的特 性，提出了一种新的DDS激励PLL系统频率合成时钟发生器方案。分析了频率合成系统相位噪 声和杂散抑制的方法，介绍了主要器件AD9854和ADF4106的性能。 ... ，他利用混频器、倍频器、分频器和带通滤波器完成对频率的算术运算。 (2)应用锁相环PLL（PhaseLocked Loop）的频率合成，虽然具有工作频率高、宽带 、频谱质量好的优
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RFID技术中的TI发布可定制编程的3-PLL时钟合成器/乘法器/除法器
TI推出的CDC706是目前市场上体积最小且功能强大的PLL合成器/乘法器/除法器之一。尽管其物理外形非常小巧，但却极为灵活。该器件能够在特定输入频率下生成几乎独立的输出 ... 、差动输入时钟或单个晶振产生。通过SMBus数据接口控制器可以选择相应的输入波形。 为了获得独立的输出频率，每个PLL的参考除法器M都能设置于1至511的范围内，反馈除法器N则可设置于1到4095的范围内。然后将PLL - 压控振荡器(VCO)频率路由至可自由编程的输出开关矩阵，再路由至6个输出中的任意一个。开关矩阵包括一个附加的7 ...
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Exar低压CMOS时钟发生器基于PLL应用拓展至服务器
... 解决方案中增加了一个新的时钟发生器系列，它将应用从通讯、网络扩展至服务器和消费应用。
这一基于PLL的低压CMOS(LVCMOS)时钟发生器包括XRK69772、XRK69773、XRK69774和XRK697H73。XRK6977x系列能够由单一时钟信号源产生不同bank频率比和输出/输出频率比。它通过采用锁相环(PLL)电路将其输出频率锁定至输入参考时钟而实现。然后，在反馈路径的驱动器确定压控振荡器(VCO)的频率。另外， ...
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通信与网络中的卓联推出集成模拟/数字PLL系列器件样品
卓联半导体公司（Zarlink Semiconductor Inc.）日前宣布推出集成模拟/数字PLL（锁相环路）的系列器件样品。新器件满足所有同步以太网时钟要求，包括ITU-T（国际电信联盟）的最新建议标准。
通过的ITU-T G.8262 标准 (原G.paclock)规定了同步以太网网络设备中使用的时钟器件的最低性能要求。该标准规定的PLL性能参数包括漂移、抖动、瞬态相位、时钟带宽、频率精度和保持等。
“卓联半导体公司是提供满足所有同步以太网时钟要求 ...
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电源技术中的ADI发布首款带高电压电荷泵的PLL频率合成器
美国模拟器件公司发布业界首款带高电压电荷泵的PLL频率合成器。ADF4113HV整数分频频率合成器是专门为那些需要宽频率调谐范围和高调谐电压（15 V）的压控振荡器（VCO）的应用而设计的。ADF4113HV非常适合于诸如 ... 无源环路滤波器控制高电压VCO，从而无需有源环路滤波器，所以减少了材料清单（BOM）成本以及降低了噪声和电流消耗。
ADF4113HV与ADI公司的其它整数分频 PLL频率合成器的引脚完全兼容，并且弥补了ADF4113在那些需要宽频率调谐范围但是又不能使用有源环路滤波器或不能忍受
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