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锁相环（PLL）的电源管理设计锁相环（PLL）是现代通信系统的基本构建模块PLLs通常用在无线电接收机或发射机中，主要提供“本振”（LO）功能；也可用于时钟信号分配和降噪，而且越来越多地用作高采样速率模数或数模转换的时钟源。
基础电子中的系统时钟发生器设计抉择：PLL合成器与晶振时钟性能比较 ... 频率的时钟信号复本。时钟的多个复本可能需要一个扇出缓存用于分配。时钟的频率乘数可能需要一个PLL合成器。所有这些要求可以结合在一个有挑战性的时钟树型设计中。　　电子系统要求可靠精确的定时参考——系统时钟，本文研究并比较了两种系统时钟，晶振和锁相环（PLL）合成器。系统主时钟的产生和分配至少要求一个振荡源驱动一个增益放大器，转换成标准逻辑电平，以及一个时钟分配网络。最常见的两种振荡源是晶振时钟模块和锁相环（PLL）合成器时钟。复杂的系统时钟包括：振荡源之间的复用功能，另外转换成其他逻辑电平、扇出 ...
基于高电压电荷泵的PLL频率合成器设计锁相环（PLL）频率合成器中的电荷泵电压用于控制VCO的振荡频率。大多数PLL的电荷泵电压一般为5V或6V,因而电荷泵电压可控的VCO频率调谐范围和调谐精度都是有限的。ADI公司推出带高电压电荷泵的PLL频率合成器ADF4113HV.该频率合成器专门为那些需要宽频率调谐范围和高调谐电压（15 V）的压控振荡器（VCO）的应用而设计的。ADI公司高级应用工程师陈红说，该频率合成器采用0.6mm ...
电源技术中的PLL的电源管理设计摘要　　锁相环（PLL）是现代通信系统的基本构建模块PLLs通常用在无线电接收机或发射机中，主要提供"本振" ... 噪，而且越来越多地用作高采样速率模数或数模转换的时钟源　　由于每一代PLL的噪声性能都在改善，因此电源噪声的影响变得越来越明显，某些情况下甚至可限制噪声性能。　　本文讨论图1所示的基本PLL方案，并考察每个构建模块的电源管理要求。图1.显示各种电源管理要求的基本锁相环　　PLL中，反馈控制环路驱动电压控制振荡器（VCO），使振荡器频率（或相位）精确跟踪所施加 ...
基于DDS+PLL技术的频率合成器的设计介绍了一种频率合成技术的设计与实现，基于DDS与PLL的技术产生高频信号频率。该频率合成器由高性能DDS芯片AD9852与锁相环芯片ADF4360-7构成。该方案控制简单、编程灵活、可靠性高，且产生的信号具有输出频率高、分辨率高、频谱纯等优点。
以DDS为参考的PLL在电台设计中的应用本文将介绍DDS和PLL的工作原理，并结合一电台(工作频率2 MHz～500 MHz)的设计，给出DDS做参考的PLL频率合成器的设计方案。
通信与网络中的一种PLL和TDA7010T的无线收发系统设计与应用 ... 电路将来自话筒模拟信号或控制电路的数字信号经锁相环（PLL）调制电路调制后，由天线发射出去；接收电路接收并解调
NS LMK04800双回路PLL低噪音时钟抖动清理方案 NS公司的LMK04800系列是双回路PLL的低噪音时钟抖动清理器，具有超低的RMS抖动性能：12kHz－20MHz为111fsRMS，100Hz－20MHz为123fsRMS，工作电压3.15V到3.45V，时钟速率高达1536MHz，可以满足新一代系统所需的要求，主要用在数据转换器时钟/无线基础设备，网络，SONET/SDH,DSLAM，医疗/视频/军用/航天以及测试测量设备。本文介绍了LMK04800主要特性，详细方框图和多种模式下的功能方框图以及典型应用电路。
AD9779A的寄存器配置及PLL频带优化高速数模转换器(DAC)AD9779A内部集成了PLL、插值滤波器、信号同步控制、增益调节等多种功能，通过配置内部寄存器可以控制、优化DAC的各种功能，满足设计需求。本文详细介绍了AD9779A的内部寄存器配置原理，以及S3C2440与AD9779A的通信设计。最后利用AD9779A寄存器配置对PLL进行频带优化。
基于PLL和TDA7010T的无线收发系统设计设计一种基于PLL和TDA7010T的无线收发系统。该系统由发射电路、接收电路和控制电路3部分组成。发射电路采用FM和FSK调制方式，用锁相环(PLL)稳定栽渡频率，实现模拟语音信号和英文短信的发射。接收电路以 TDA7010T集成器件为核心，外围电路简单，工作稳定可靠。而控制电路由单片机AT89S51、编码器PT2262、解码器PT2272组成，实现英文短信的编写和显示。

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