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AD9779A的寄存器配置及PLL频带优化随着科学技术的发展，通信、测量等各个领域对信号源的要求越来越高，高速任意波形发生器成为市场的热点。高速DAC作为任意波形发生器的关键部分，其性能对高速信号有着极大的影响。AD9779A是目前国内能买到的性能较高的高速DAC芯片，内部集成PLL倍频电路、同步控制、增益控制等功能模块，通过SPI接口和外部通信，可以设置优化各种功能以达到最佳性能。
SAA1057 PLL合成调频发射机本文介绍了SAA1057 PLL合成调频发射机的电路版图
基于PLL和TDA7010T的无线收发系统设计设计一种基于PLL和TDA7010T的无线收发系统。该系统由发射电路、接收电路和控制电路3部分组成。发射电路采用FM和FSK调制方式，用锁相环(PLL)稳定栽渡频率，实现模拟语音信号和英文短信的发射。接收电路以TDA7010T集成器件为核心，外围电路简单，工作稳定可靠。而控制电路由单片机AT89S51、编码器PT2262、解码器PT2272组成，实现英文短信的编写和显示。
同步源和PLL源在功率分析仪中的作用使用功率分析仪测量数据时，要选择合适的同步源，如果同步源设定不当，测量值有可能不稳定或出现错误，谐波测量模式还要选择合适的PLL源，不少客户经常提出疑惑，同步源和PLL源有什么异同，他们的作用是什么?
基于DDS+PLL的X—Band信号源设计将DDS和PLL技术结合起来，采用DDS直接激励PLL的混合频率合成方案完成了X波段微波变频信号源的设计，一定程度上解决了频率分辨率、频率转换速度和相位噪声的问题，并完成了实机研制、系统联调试验和测试。结果表明，输出信号的频谱和相噪特性良好，达到了预期的要求。
系统时钟源的比较选择及高性能PLL的发展趋势本文分析了晶振模块和PLL合成器这两种主要的系统时钟源的特点，并重点阐述了PLL合成器相对于晶振模块的替代优势。
PLL原理与设计要点 PLL就是Phase-locked loop,锁相环。在许多场合，我们需要获得一个和输入信号或者载波同频同相的本地信号，这就要用到PLL，它是当前频率合成常用手段之一。
【技术分享】PLL设计注意事项----之电源设计 PLL的设计不仅仅是一个电路的设计，而是一个从器件选型，到结构设计，到电源设计，再到软件设计的一个综合的过程。这里面任何一个环节都可能导致PLL信号质量。
异步FIFO和PLL在高速雷达数据采集系统中的应用本文在CycloneⅢFPGA中实现异步FIFO和锁相环(PLL)结构的设计，避免复杂的时钟管理，简化电路设计，方便采集系统进行升级维护。高速缓存的设计使采集数据能的安全地实现数据跨时钟域的传递，提高了数据采集系统的可靠性。
用于PLL/VCO和时钟IC供电的超低噪声线性调节器该12 V系统轨由感应开关元件生成，该元件会在轨上引起波纹和噪声。为了获得干净的供电轨，需要超低噪声调节器来生成5 V供电轨，为宽带PLL和VCO供电。在5 V供电轨上出现的任何噪声或波纹都会使PLL或VCO性能下降。

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